随着电子系统的工作频率不断提升，数据传输速率从 MHz 跨入 GHz 级别，高速 PCB 设计中的信号完整性（Signal Integrity, SI）问题开始成为影响产品稳定性、可靠性与 EMI/EMC 的关键因素。串扰、信号反射以及阻抗不匹配，是高速设计中最常见、也是最需要重点关注的三类问题。本文将从原理、影响以及工程实践技巧三方面进行全面解析，帮助设计者构建更稳定、低误码、高可靠性的高速系统。

一、什么是信号完整性？为什么高速 PCB 更容易出现问题？

信号完整性指信号从驱动端传输到接收端的过程中，保持其时序、电压幅度、波形等参数的正确性。当信号出现畸变、过冲、下冲、抖动、串扰等现象时，就会导致：

• 数据误码率上升

• 时钟同步失败

• 接口通信中断

• 系统 EMI 超标

• 整机可靠性下降

在高速 PCB 中，导线不再是简单的“连线”，而是表现为 传输线。传输线具有分布电阻、电容和电感属性，对信号的影响显著增强，因此高速设计必须以 SI 为核心进行布局布线。

特别是在以下场景中 SI 风险更高：

• 200MHz 高频数字信号

• 上升沿 <1ns 的快速边沿信号

• USB 3.0 / PCIe / DDR 等高速接口

• 高频模拟信号（RF、LVDS 线路）

二、串扰（Crosstalk）：高速 PCB 中最常见的干扰源

1. 什么是串扰？

串扰指的是一条信号线的电磁场耦合到另一条相邻线导致的干扰。主要分为：

• 近端串扰（NEXT）：干扰出现在发送端附近

• 远端串扰（FEXT）：干扰出现在接收端附近

串扰来源于：

• 电容耦合（E-field）

• 电感耦合（H-field）

高速信号频率越高、边沿越快，串扰幅度越大。

2. 串扰的危害

• 数据错误（尤其是 DDR、SPI 等高速总线）

• 差分对失衡导致 EMI 飙升

• 时钟线抖动，影响系统稳定性

• 高阻抗输入端（如 ADC）出现噪声

3. 如何降低串扰？工程师必做的设计技巧

（1）保持足够的线间距：3W / 5W 原则

• 3W 原则：线间距 ≥ 3 倍线宽，可减少约 70% 串扰

• 5W 原则：线间距 ≥ 5 倍线宽，可减少约 98% 串扰

（2）同层信号尽量避免长距离平行

• 多采用“阶梯形”“折线式”走线

• 垂直跨层走线（L1→L2→L3）尽量保持方向正交

（3）使用接地隔离线（Guard Trace）

在敏感信号旁加一条 GND 保护线并通过过孔接地，可有效吸收耦合场。

（4）保证参考平面完整

避免大面积开槽、分割或切割地平面，否则串扰与 EMI 会大幅上升。

三、反射（Reflection）：阻抗不连续导致的波形畸变

1. 为什么会产生反射？

高速信号线上，当阻抗发生变化时（例如：导线变宽、过孔、连接器、分支 T 型结构），部分能量会反射回源端。

阻抗不连续的常见原因：

• 线宽突然变化

• 参考平面切割

• 过孔过多

• 连接器阻抗不连续

• 不正确的阻抗控制

反射会导致：

• 过冲、下冲

• 信号抖动增大

• 接收端迟滞、误触发

• EMI 增大

2. 如何检测反射问题？

典型工具：

• TDR（时域反射仪）

• SI 仿真（HyperLynx、ADS、Sigrity）

工程师可观察是否存在明显的：

• 过冲（overshoot）

• 下冲（undershoot）

• 振铃（ringing）

3. 减少反射的关键技巧

（1）严格控制线宽线距，保证目标阻抗

常见阻抗：

• USB：90Ω 差分

• HDMI：100Ω 差分

• PCIe：85Ω 差分

• DDR：40～50Ω 单端

用 PCB 工艺计算器（如 Saturn PCB）提前设计线宽。

（2）避免突然变线宽、变层

如需要跨层走线，应加地过孔（GND via）形成回流路径，以减少反射和 EMI。

（3）减少过孔数量

每个过孔都相当于一个小电感，改变阻抗。

高速差分对建议：

• 单对不超过 2 个过孔

• 且两根差分线必须同样数量的过孔

（4）避免 T 型分支结构（Stub）

Stub 会形成反射与谐振，严重影响高速信号。

DDR 布线尤其禁止 Stub，需要 daisy-chain 或 fly-by topology。

四、阻抗匹配（Impedance Matching）：高速信号完整性的核心

阻抗匹配的目标是最大程度减少反射，使信号能够顺利传输。

当源端阻抗、传输线阻抗、接收端阻抗不一致时，会产生反射。

1. 三类常见匹配方式

（1）串联终端匹配（Series Termination）

将一个电阻串联放在源端：

优点：

• 抑制过冲与反射

• 对时钟线非常有效

典型用于：

• MCU → GPIO

• SPI、I²C

• 一些低速数字线

（2）并联匹配（Parallel Termination）

电阻并联在接收端到地或到电源，用于高速差分或 LVDS。

适用于：

• LVDS

• 高频模拟信号

• RF 接口

（3）Thevenin 匹配

在 DDR 中常见，由上拉 + 下拉两个电阻组成。

作用：

• 稳定中间电平

• 降低反射

2. 高速接口阻抗匹配示例

五、工程布局布线总指南（SI 最佳实践）

为了避免串扰、反射、阻抗不连续，工程师在设计高速 PCB 时应遵循以下原则：

1. 差分对布线技巧

• 保持等长：误差 <5mil

• 保持等距：差分间距恒定

• 同层走线，不随意分层

• 过孔成对、数量一致

• 禁止跨参考平面分割

2. 时钟线与高速线优先布线

• 避免靠近电源、地平面切割

• 避免靠近噪声源（DC/DC、晶振）

• 必要时增加串联终端电阻

3. 参考平面保持完整

• 不跨分割

• 不切割地平面

• 回流路径最短、最直接

4. 必要时进行 SI 仿真

关键接口（DDR、PCIe、USB3.0）必须进行：

• 时域仿真

• 串扰仿真

• 眼图分析

• 反射分析

六、结论

在高速 PCB 中，信号完整性决定了系统稳定性，是工程设计中不可忽视的核心内容。串扰、反射和阻抗匹配，是高速布线的三大关键点：

• 串扰：通过线距、参考平面与护线控制

• 反射：通过阻抗连续性设计降低

• 阻抗匹配：通过终端与差分阻抗设计实现

只要遵循工程实践的技巧，结合必要的仿真与规范的布局布线，即可显著提高产品的稳定性与可靠性。