一、理解板内EMC的本质

板内EMC指的是PCB内部电路之间的电磁干扰控制与电磁耐受能力，其核心在于干扰源、传播路径、受扰对象三要素的抑制与协调。

1.1 常见干扰源

• 高频时钟信号、DDR总线、SerDes接口；

• 开关电源的PWM波形；

• 不合理的电源/地平面切割；

• 射频通信模块中的高频电路。

1.2 干扰的传播路径

• 导体耦合：如信号线之间的串扰；

• 电源线耦合：地弹、地环流；

• 空间辐射：高速走线形成天线结构。

1.3 易受干扰的电路

• 模拟电路（如ADC、运放）；

• 低速/高阻抗数字输入接口；

• 通信接口（如CAN、USB、以太网PHY）。

二、关键设计要点一：电源完整性与地平面规划

2.1 低阻抗电源路径

良好的电源完整性是EMC设计的基础，要求电源路径具备低阻抗、低噪声、高滤波能力。建议：

• 采用多层板结构，将电源层与地层紧密耦合；

• 每个IC附近放置去耦电容（典型值如100nF + 10uF组合）；

• 高频芯片使用小封装低ESL电容（如0402或0201）；

• 整板供电入口设置TVS、共模电感、磁珠滤波阵列。

2.2 地平面完整性

• 地层应连续、无割裂，避免高速信号跨接切割区域；

• 数字地与模拟地尽量只在一个点连接，通常在ADC、DAC芯片附近；

• 严禁在高速信号下方设置“断层”地，否则会形成天线效应；

• 推荐在接口、连接器边缘设置地壳（Ground Ring），抑制辐射。

三、关键设计要点二：走线布局与信号完整性

3.1 高速信号差分走线要求

• 差分对等长（ΔL<0.25 UI）；

• 差分线间距与宽度合理匹配（控制阻抗如100Ω）；

• 使用内层走线+地层屏蔽，减小外部辐射；

• 禁止差分线间“蛇形调长”而破坏对称性。

3.2 时钟线与串扰控制

• 时钟线应远离其他信号，避免串扰成为辐射源；

• 设置参考地层或参考电源层以形成回流路径；

• 尽量避免90°转角，改为两次45°或圆弧形走线；

• 高速信号尽量从芯片的同侧或邻近管脚引出，减少走线长度。

3.3 单端高速线（如DDR、SDIO、SPI）

• 匹配阻抗设计（一般为40~60Ω）；

• 各组数据线等长匹配；

• 加终端匹配电阻，减少反射。

四、关键设计要点三：隔离与屏蔽设计

4.1 数模电路物理隔离

• 模拟、数字电路在布局时应分区隔离；

• 尽量避免高速数字信号穿越模拟区域；

• 对于混合信号芯片（如SoC），将模拟管脚布置在低噪声区域。

4.2 高频信号屏蔽处理

• 对于关键射频模块，建议设置金属屏蔽罩，并与接地良好；

• 布局上围绕射频区域添加GND围栏，形成“屏蔽壳”；

• 高频走线如需要跨层，可增加过孔接地盾（Stitching Via）。

4.3 电源引入与接插件隔离

• 外部供电接口加共模扼流圈（如磁珠）；

• 加TVS二极管/压敏电阻做静电保护；

• 所有连接器外壳与地连接（GND Shielding）。

五、关键设计要点四：层叠结构与参考面策略

5.1 合理的多层板层叠

常见EMC友好的层叠结构（6层板）：

• 每条高速走线有稳定地参考层；

• 避免信号线在跨层布线时缺少参考地（可用接地过孔补偿）；

• 信号换层时地层也需就近“跟随换层”。

六、关键设计要点五：EMC仿真与测试验证

6.1 仿真工具应用

使用如Cadence Sigrity、ANSYS SIwave、Allegro EMC Advisor等工具可在设计阶段预测EMC风险，提前优化：

• 模拟共模电流分布；

• 检查高频耦合路径；

• 验证阻抗匹配与反射；

• 分析天线效应位置。

6.2 EMC测试注意事项

• 采用传导发射测试（CE）和辐射发射测试（RE）；

• 重点检测150kHz~1GHz范围内的高能谐波；

• 测试前检查测试治具是否对信号形成干扰；

• 若出现辐射超标问题，可从源头（IC供电）、路径（走线优化）、受扰端（增加滤波）三方面排查。

七、常见板内EMC设计错误与对策

结语

板内EMC设计是实现电子系统稳定性、可靠性和法规合规性的基石。随着电路复杂度的上升，简单依靠后期加滤波器、加屏蔽来“救场”已不再可行。必须从PCB设计之初，就以电磁兼容性为核心出发点，从电源管理、信号完整性、走线布板、层叠结构、隔离策略等多个维度入手，构建一套系统性的EMC设计方法论。只有如此，才能真正打造出高性能、高稳定性的电子产品，在市场中占据有利地位。